• 专利附录
  • 专利说明
  • 权利要求
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  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本实用新型公开了一种数字量高速输出电路，涉及变频器领域，HDO‑1端连接有电阻R1，电阻R1连接有接地的电阻R2，电阻R1与三极管Q1的基极连接，三极管Q1的集电极连接有电阻R3，三极管Q1的发射极接地，三极管Q1的集电极和发射极分别与光电耦合器PC1的正极和负极连接，光电耦合器PC1的正极和负极分别连接二极管Z1和电阻R5，电阻R5与三极管Q2的基极连接，三极管Q2的发射极和电阻R5之间并联有电阻R6，三极管Q2的发射极和集电极并联有电容C1,电容C1的一端接地，三极管Q2的集电极连接有电阻R7，电阻R7连接有电阻R8。本电路输出高速数字脉冲，频率范围为0～50kHz，占空比为30％‑70％，集电极开路输出，电压范围0～30V,一般输入到高速脉冲输入(HDI)端口，为其他机器提供频率信号。
    公开号:CN214337782U
    申请号:CN202120424838.9U
    申请日:2021-02-26
    公开日:2021-10-01
    发明作者:徐海平
    申请人:Jiangxi Ruitian Kechuang Electric Technology Co ltd；
    IPC主号:H02M1-00
    专利说明:
    [n0001] 本实用新型涉及变频器领域，具体为一种数字量高速输出电路。
    [n0002] 根据模-数变换原理的不同,数据采集系统中数字量高速输出电路有两种方式:一是基于逐次逼近型A-D转换(ADC)方式,该方式直接将模拟量转换成数字量；二是采用电压-频率转换(ⅤFC)原理进行模-数变换方式,它是将模拟量电压先转换为频率脉冲量,通过脉冲计数变换为数字量的一种变换方式。
    [n0003] 而目前市场上的数字量高速输出电路明显抗干扰能力，急需一种新型抗干扰能力强的数字量高速输出电路。
    [n0004] 本实用新型的目的在于提供一种数字量高速输出电路，本实用新型在原一代产品电路的基础上做了进一步优化设计，其抗干扰能力显著提高。
    [n0005] 为实现上述目的，本实用新型提供如下技术方案：一种数字量高速输出电路，包括HDO-1端和HDO端，所述HDO-1端连接有电阻R1，所述电阻R1连接有接地的电阻R2，所述电阻R1与三极管Q1的基极连接，所述三极管Q1的集电极连接有电阻R3，所述三极管Q1的发射极接地，所述三极管Q1的集电极和发射极分别与光电耦合器PC1的正极和负极连接，所述光电耦合器PC1的正极和负极分别连接二极管Z1和电阻R5，所述电阻R5与三极管Q2的基极连接，所述三极管Q2的发射极和电阻R5之间并联有电阻R6，所述三极管Q2的发射极和集电极并联有电容C1,所述电容C1的一端接地，所述三极管Q2的集电极连接有电阻R7，所述电阻R7连接有电阻R8，所述电阻R8与三极管Q3的基极和发射极并联，所述三极管Q3的集电极连接电阻R9，所述三极管Q3的发射极和电阻R9之间并联有电容C2，所述电容C2并联有电阻R10，所述电阻R10并联有二极管Z2,所述电阻R10连接所述HDO端。
    [n0006] 与现有技术相比，本实用新型的有益效果是：
    [n0007] 1.本电路输出高速数字脉冲，频率范围为0～50kHz，占空比为30％-70％，集电极开路输出，电压范围0～30V,一般输入到高速脉冲输入(HDI)端口，为其他机器提供频率信号；
    [n0008] 2.本实用新型结构简单，设计合理，便于使用，提高了稳定性和新颖性，大大增加了实用性。
    [n0009] 图1为本实用新型整体电路图；
    [n0010] 图2为本实用新型工作波形示意图。
    [n0011] 下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
    [n0012] 请参阅图1-2，本实用新型提供一种技术方案：一种数字量高速输出电路，如图1所示，包括HDO-1端和HDO端，HDO-1端连接有电阻R1，电阻R1连接有接地的电阻R2，电阻R1与三极管Q1的基极连接，三极管Q1的集电极连接有电阻R3，三极管Q1的发射极接地，三极管Q1的集电极和发射极分别与光电耦合器PC1的正极和负极连接，光电耦合器PC1的正极和负极分别连接二极管Z1和电阻R5，电阻R5与三极管Q2的基极连接，三极管Q2的发射极和电阻R5之间并联有电阻R6，三极管Q2的发射极和集电极并联有电容C1,电容C1的一端接地，三极管Q2的集电极连接有电阻R7，电阻R7连接有电阻R8，电阻R8与三极管Q3的基极和发射极并联，三极管Q3的集电极连接电阻R9，三极管Q3的发射极和电阻R9之间并联有电容C2，电容C2并联有电阻R10，电阻R10并联有二极管Z2,电阻R10连接HDO端。
    [n0013] 工作原理：
    [n0014] 如图1所示，信号HDO-1来自处理器的IO口输出，其低电平为0V，高电平为5V。当HDO-1为高电平时，三极管Q1导通，光耦PC1原边截止，三极管Q2关断，Q3导通，HDO输出为低；HDO-1为低电平时，三极管Q1关断，光耦PC1原副边导通，三极管Q2导通，Q3关断，HDO输出为高(HDO有电源上拉)。典型工作波形示意图如图2所示，其中ts为光耦PC1的关断延迟时间，tf为光耦PC1的下降时间，td为光耦PC1的导通延迟时间，tr为光耦PC1的上升时间。
    [n0015] 尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同物限定。
    权利要求:
    Claims (1)
    [0001] 1.一种数字量高速输出电路，包括HDO-1端和HDO端，其特征在于：所述HDO-1端连接有电阻R1，所述电阻R1连接有接地的电阻R2，所述电阻R1与三极管Q1的基极连接，所述三极管Q1的集电极连接有电阻R3，所述三极管Q1的发射极接地，所述三极管Q1的集电极和发射极分别与光电耦合器PC1的正极和负极连接，所述光电耦合器PC1的正极和负极分别连接二极管Z1和电阻R5，所述电阻R5与三极管Q2的基极连接，所述三极管Q2的发射极和电阻R5之间并联有电阻R6，所述三极管Q2的发射极和集电极并联有电容C1,所述电容C1的一端接地，所述三极管Q2的集电极连接有电阻R7，所述电阻R7连接有电阻R8，所述电阻R8与三极管Q3的基极和发射极并联，所述三极管Q3的集电极连接电阻R9，所述三极管Q3的发射极和电阻R9之间并联有电容C2，所述电容C2并联有电阻R10，所述电阻R10并联有二极管Z2,所述电阻R10连接所述HDO端。
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    同族专利:
    公开号 | 公开日
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2021-10-01| GR01| Patent grant|
    2021-10-01| GR01| Patent grant|
    优先权:
    申请号 | 申请日 | 专利标题
    CN202120424838.9U|CN214337782U|2021-02-26|2021-02-26|一种数字量高速输出电路|CN202120424838.9U| CN214337782U|2021-02-26|2021-02-26|一种数字量高速输出电路|
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